摩尔定律（摩尔定律2021）

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High-performance electronics will focus on increasing the rate of computation

Moore’s law: The journey ahead

Mark S. Lundstrom and Muhammad A. Alam

Science, 378 (6621), • DOI: 10.1126/science.ade2191

75年前，人们发明了晶体管，此后不久集成电路（IC）诞生了。晶体管特征尺寸逐渐变小，随之而来的是更便宜的价格，这就是著名的摩尔定律（Moore’s law）。今天，复杂的处理器芯片包含了超过1000亿个晶体管，但尺寸减小（scaling）的速度已经放缓，它也不再是提高芯片特定应用性能的唯一甚至主要的设计目标。摩尔定律将如何进一步发展？诸如三维（3D）集成的新设计方法将专注于提高信息处理速度，而不仅是提高芯片上晶体管的密度。

尽管摩尔定律预测了每个晶体管成本下降的速度，但对于晶体管的尺寸，人们普遍认为是二维（2D）芯片阵列的面积大小或“占地面积”（footprint）。在过去的75年中，随着特征尺寸从微米级减少到纳米级，新制造技术实施过程中的问题多次引发了人们对“摩尔定律终结”的担忧。20年前，人们对几种难以扩展的技术发展普遍持悲观态度。即便在此背景下，M.S.L.预测，金属氧化物半导体场效应晶体管（MOSFET）在所谓的65nm节点以下的缩放（在2003年是最先进的）不会减慢，而是会在达到缩放限制之前的至少十年内保持不变。

事实上，从2003年的每个芯片约1亿个晶体管持续发展到到今天，每个芯片多达1000亿个晶体管。一种方法是通过提升开关电流比保证实际操作，并抑制漏电流，以减少功率浪费。2003年，应变硅（strainedsilicon）被引入并作为沟道材料，通过提高电子速度来增加开态电流。2004年，具有高介电常数的栅极绝缘体降低了关态的漏电流。2011年，FinFET（一种非平面晶体管结构）被引入商业化集成电路中，通过栅电极优化增加了对能量势垒的静电控制（从而提高了开关电流比）。进一步改善栅极静电控制的“全方位栅极晶体管”（Gate all-around transistors）目前正在开发中。可以制造的晶体管尺寸受到图案化和蚀刻的限制，图案化是通过一种被称为光刻（photolithography）的工艺完成的，在光刻过程中，光敏聚合物在芯片上形成掩模用于蚀刻，图形化的最小尺寸由所用光的波长决定。最近出现的极紫外光刻（EUV）使得摩尔定律有可能延续到比7纳米更小的节点处。

Three platformsforward

二维（2D）纳米电子学、三维（3D）超规模集成和功能化集成都可以扩展摩尔定律，但都面临实质性的挑战和根本性限制。

芯片上晶体管的数量仍在增加，但由于更小的晶体管功能受限，晶体管数量增加的速度已经明显放缓。具体来说，沟道(源极和漏极之间的区域，栅极作为开关) 的长度现在是10纳米，在更短的通道长度下，量子隧穿效应（quantum-mechanical tunneling）会使晶体管性能衰减，关键的性能指标，如开态电流(应该尽可能高，以实现高速运行)、关态电流(应该尽可能低，以尽量减少待机功率)和电源电压(应该低，以尽量减少功耗)都将同时降低。硅MOSFET现在已经是尽可能小的尺寸了，而二维芯片的面积已经是做到尽可能大的尺寸了，所以必须找到提高性能的新方法。

通过从通用商品芯片向特定功能芯片的转变，其性能得到了明显提高。例如，硬件加速将特定的任务交给专门的芯片，如图形处理单元或特定应用的集成电路。像苹果这样的公司现在已经在通过这样的思路设计芯片来满足他们特定的要求，所有主要的汽车制造商也会这样做。计算是限制机器学习发展的因素，谷歌等公司也在设计自己的人工智能(AI)加速器芯片。定制化芯片设计可以提高性能的效果十分明显，但就像芯片制造厂家(晶圆厂)的成本增加一样(从2000年的10亿美元增加到200亿美元)，先进设计的成本也增加了。一个尖端芯片的设计成本可能高达5亿美元，需要一个1000名工程师组成的团队。降低尖端定制芯片设计的成本(可能通过使用机器学习技术)将是下一个电子时代的关键挑战。

芯片行业持续的进步还需要基础技术的发展。尽管芯片上的晶体管数量急剧增加(通过减小它们的尺寸和增加芯片面积)摩尔定律，但直到最近，设计中的一个方面基本没有改变——那就是单个芯片与其他芯片和其他组件(如电感器)在电路板上的横向封装与组合印刷。向芯片上和芯片外发送信号延迟和功耗都会增加。

一个新兴的设计理念是利用第三个维度(垂直维度)实现万亿级的集成(TSI)，将数万亿晶体管集成到单片或堆叠芯片中，并以每秒每毫米太比特的通信速度进行电学或光学互连(每毫米指芯片之间的通信链路距离)。例如，一个3D NAND闪存器件(基于NAND逻辑门并在断电时保持其状态)可以有近200层和5000亿个存储晶体管。新兴的逻辑晶体管采用新的沟道材料(如过渡金属二硫代化物和氧化铟)，可以在低温下加工并嵌入互连堆栈中，提供了进一步改进的窗口。

第三维度也打开了逻辑、内存和功率晶体管垂直异构集成的可能性。通过穿孔工艺，垂直连接芯片的金属线摩尔定律，芯片可以堆叠在一起，使它们在物理上接近，可以将信号延迟最小化并降低功耗。垂直堆叠的逻辑和存储芯片也使新的计算范式成为可能，如“内存计算”——“compute-in-memory.”。单片3D集成电路将由有源器件层以及连接它们的金属线组成，如2D逻辑晶体管、磁阻随机存取存储器和铁电场效应管。

最近封装技术有了新的进展，如硅中介层和多芯片集成——在3D芯片和衬底之间，创造了更密集的横向互连和更快的芯片间通信。先进的封装通过并行集成将逻辑、内存、电源管理、通信和光电结合在一起，其可以与堆叠或单片3D集成电路相媲美。

单片3D集成要求生长或沉积步骤不影响已经处理的层。例如，嵌入互连堆栈中的晶体管必须在足够低的温度下沉积，以免影响下面Si晶体管的掺杂特性。除非开发出特殊的工艺，所需要的材料往往不兼容。堆叠已经处理过的2D芯片以实现3D系统有其自身在材料和加工上的挑战，比如在1~5微米距离上保持互连对齐。Si高低压逻辑和存储晶体管、复合半导体功率和高频晶体管等组件的异质集成，带来了另一组复杂的集成挑战。

晶体管在工作时不可避免地产生热量，散热是当今电子器件的一个关键问题。事实上，在异构IC中，逻辑、存储器、功率晶体管和电感之间的热串扰（ thermal cross-talk ）给器件设计带来了前所未有的挑战。当数以万亿计的晶体管被靠近放置时，散去热量的新方法(也许是模仿生物体的温度调节)和热感知设计将变得至关重要。

电子系统必须保证一段时间的可靠性，通常是10年，也有些应用需要几十年的可靠性。要确保一个拥有1000亿个晶体管的集成电只能有1-10个晶体管发生故障，就需要预测千万亿(~ 10^18)个晶体管的可靠性。实际上，可靠性一般是通过不超过几千个晶体管的短期加速测试来确定的。因此，这些新系统的“磨损”和可靠性物理需要以前所未有的精确度来理解。当如此多的设备相互连接并放置在很近的地方时，新的现象就会出现，必须对这些现象进行管理或利用。

未来的万亿级系统将从根本上不同于今天的千兆级系统，因为理解一个系统的构建模块并不能直接帮助我们理解这些模块之间是如何相互作用的——可能会有新的现象涌现。芯片设计已经是如此复杂而昂贵，但用于放置3D设计和它们之间的互连算法或工具还不存在。这些设计工具必须模拟工艺和封装集成的复杂性、3D IC之间的热串扰以及封装系统的特定操作可变性和可靠性。

新材料和新加工技术在研究中被开发出来后必须转化为大规模生产。将研究级设备取得的进展转化到目前使用制造设备的大规模制造，是实验室到晶圆厂转化所面临的严峻挑战（“lab to fab”）。科研界将需要更先进的制造设备，并且需要最大化缩短学习的构思-操作-分析的周期（“conceive-conduct-analyze”）。

热问题（Thermal issues）将成为万亿级3D集成芯片发展的限制，就像隧道效应阻碍了2D缩放一样。但这并不意味着摩尔定律的终结。计算的目标不是每秒进行的运算，而是每秒处理的信息。在这方面，生物学提供了一个指南。人类的感官在将信息传送到大脑之前先在局部处理信息。增强与模拟世界接口的边缘传感能力，辅以本地内存和数据处理(边缘分析)，可以防止数据泛滥进而压垮计算机。

电子学正处于一个拐点（Inflection point）。75年来，人们一直有可能把晶体管做得更小，但这不会成为未来几十年进步的动力。如果摩尔定律被理解为是指每个集成系统中晶体管数量的增加(不一定是每个芯片)，那么摩尔定律就不会终结。晶体管数量的增加不会通过缩小它们的体积来实现，而是通过将它们垂直堆叠或横向组合在复杂的封装中，最终形成单片3D芯片并增加功能。

从纳米电子学(专注于降低晶体管尺寸)到万亿级电子学(由增加晶体管数量和相关功能驱动)的转变定义了范式转变和未来的核心研究挑战。它需要在材料、设备、加工以及人类有史以来最复杂的系统设计和制造方面取得根本性的进步。总有一天，电子隧穿和“热瓶颈”将成为3D集成发展的限制（electrical tunneling and thermal bottleneck）。在此之前，随着研究人员解决这些异常复杂的电子系统的挑战，摩尔定律可能会继续存在。

文献信息：Lundstrom M S, Alam M A, 2022:378,722-723. 编译：暮大河